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Package Substrate

高密度回路基板

モバイルとPCの核心半導体に使われるPackage基板であり、半導体とメインボードの間の電気的信号を伝達する役割及び高価な半導体を外部ストレスから守る役割を担います。一般の基板よりはるかに微細な回路が形成されてある高密度回路基板であるため高価な半導体を直接メイン基板に装着する際に発生し得る組立不良やコストを削減することができます。

FCCSP(Flip Chip Chip Scale Package)

半導体にワイヤボンディング接合ではなくバンプを用いひっくり返したまま基板と繋ぐため、FCCSP(Flip Chip Chip Scale Package)と呼びます。主にモバイルIT機器のAP(Application Processor)半導体に使われます。また、Gold Wireを使うWBCSPと比較し電気的信号の移動経路が短く、多くの数のInput/Outputを形成できるため、高密度半導体に対応することができます。

適用分野
モバイルアプリケーションプロセッサー、Baseband等
半導体Chip -> Bumping(Solder) -> Flip -> Packaging(PCB)

主なコア技術

1. Bumping 構造図
Bumping 構造図 image
2. μBall Bump 工法
μBall Bump 工法  image
[Conventional 工法]
Solder Paste -> Squeegee -> Metal mask
[Micro Ball 工法]
MetalMask -> SolderBall
  • · Available for Fine Bump Pitch
  • · Good for Small Bump Risk
  • · Good Quality for Bump Characteristics

基板の種類

1. EPS(Embedded Passive Substrate) & EDS(Embedded Die Substrate)

EPS/EDSは半導体の受動素子、IC等を基盤の内部に内装し量産できる基板です。
Decoupling Capacitorは普通Power Supply Voltage levelを安定化するために使います。
ICを基盤内部に内装するとパッケージの大きさや厚さを縮小することができます。

EPS, EDS
2. ETS(Embedded Trace Substrate)

ETSは回路のパターンが絶縁材の中に付いている形の回路基板です。基板はCoreless構造になっており、コスト増を避け微細回路を具現でき、レイヤのダウン設計に容易(4L→3L)です。また、エッジング工程がパターンの幅に影響を与えないため、回路の幅を精密に制御することができます。

[2Layer Buried Trace], [3Layer Buried Trace], [4Layer Buried Trace]

Lineup

Lineup by Specification
Mass Production Sample Available
Lineup by Specification Routing Density, Build-Up Line Width / Space etc.
Routing Density Build-Up Line Width / Space 8 / 10um 7 / 9um
BVH / Pad Registration 50 / 80um 45 / 75um
SRO Diameter SR Registration 55 ± 8um 50 ± 8um
FC Bump Pitch (Peripheral) 35um 30um
FC Bump Pitch (Area) 125um 125um
Low Z-Height Core / PPG Thickness 40 / 18um 35 / 15um
SR Thickness 8 ± 3um 7 ± 2um

WBCSP(Wire Bonding Chip Scale Package)

Gold Wireで半導体チップとパッケージ基板が繋がっていて半導体Chipの大きさが基板面積の80%超の商品を一般的にWBCSPと言います。ChipとPCBをつなぐ際にGold Wireを利用するためマルチパッケージが可能でメモリーChipに主に使されます。特に、UTCSP(Ultra Thin CSP)商品は0.13㎜以下の厚さで商品を製作することが可能で、Chip to PCB Connectionが自由であるため、Multi Chip Packagingが可能で、同一の厚さのPackageと比べ高性能のものを具現できます。

適用分野
モバイル向けメモリーチップ
Computer
  • 1. Mold
  • 2. Tape Substrate
  • 3. Gold Wire
  • 4. Solder Ball
  • 5. Copper Trace
  • [Gold Wireが繋がっている様態]

Lineup

Lineup by Specification
General WBCSP Road Map of HVM / Sample Product Mass Production Sample Available
Lineup by Specification Routing Density, Bond Finger Pitch etc.
Routing Density Bond Finger Pitch 65P (37 / 15, Ni 2) 60P (32 / 15, Ni 2)
Line Width / Space 50 Pitch 40 Pitch
SRO Diameter Tolerance ± 15um ± 10um
Ball SR Registration
(After Compensation)
± 17.5um ± 16um
Low Z-Height Core/PPG
Thickness
2Layer 80um 80um
3Layer 80um 80um
4Layer 120um 120um
Lineup by Structure
Mass Production Sample Available
Lineup by Structure Core, Layer, Pattern etc.
Core Layer Count Pattern Structure
Cored 2Layer Normal
Cored 4Layer Normal
Coreless 3Layer Normal
Coreless 4Layer Normal

SiP(System in Package)

Packageの中に複数のICやPassive Componentが実装されており、複合的な機能を一つのSystemに具現してくれる商品です。また、PA(Power Amplifier)のような商品に使われ、防熱の特性があります。商品シリーズとしてはFlip-Chip SiPやCorelessがあります。

適用分野
PA(Power Amplifier)、PAMID (Power Amplifier Module with Integrated Duplexer)、FEMID(Front-End Module with Integrated Duplexer)、
SAW Filter、BAW Filter、Diversity FEM、Switch等各種RF部品

特徴

1. 小型化

複数のIC及び受動素子が一つのModuleに統合されPackageになっており小型化を実現してくれます。

[SiP 構成の様態]
  • 1. Sip
  • 2. Die 1
  • 3. Die 2
  • 4. Die 3
2. 薄板の具現

超薄板の駆動性を確保することで0.2mmの厚さの基板(6層基準)を具現できます。

[ 0.2T 6L RF-SiP ](200um), [ 0.27T 8L RF-SiP ](270um), [ 10L ~、5G アンテナモジュール ]

主なコア技術

1. Coreless RF-SiP

Coreless工法で絶縁の厚さを縮小、EMI(Electro Magnetic Interference)及びParasitic Inductanceをコントロール、信号の特性を向上させることができるため、これを基にThin Substrateを具現できます。

Cored 基板, Coreless 基板 *Thin Substrate 具現可能
2. ENEPIGの表面処理

ENEPIGの表面処理技術は下記のような特性があります。

  • 1) Thin Ni ENEPIG

    - Bonding PadのNiの厚さを減少させRFの特性を改善

    Thin Ni ENEPIG
    • Gold, Nickel, Copper, Palladium
    • Ni Thickness: 5~6.5um ENIG/ENEPIG
    • Gold, Nickel, Palladium, Copper
    • Ni Thickness: 0.1um Thin Ni ENEPIG
    * ENIG : Electroless Nickel Immersion Gold
    * ENEPIG : Electroless Nickel Electroless Palladium Immersion Gold
  • 2) Selective ENEPIG

    - 同一の面内での異種表面処理が可能(ENEPIG + OSP)

    Selective ENEPIG
    • Lorem Ipsum, ENEPIG, OSP
    • ENEPIG + OSP
    * OSP : Organic Solderability Preservative

Lineup

Lineup by Specification
Mass Production Sample Available
Lineup by Specification Layer Structure, Cored etc.
Layer Structure Cored 4L / 6L / 8L 4L / 6L / 8L
Coreless 5L / 7L 6L / 8L / 9L
Line Width / Space 25 / 25 um 20 / 30 um
Bump Pitch 150 um 130 um
Cu Thickness 15 um 15 um
Surface Finish Direct Au, Thin ENEPIG Selective ENEPIG Direct Au, Thin ENEPIG Selective ENEPIG

FCBGA(Flip Chip Ball Grid Array)

高集積半導体チップをメインボードと繋ぐための高集積パッケージ基板です。半導体チップとパッケージ基板をFlip Chip Bumpで繋げ、電気及び熱的特性を向上させた高集積パッケージ基板です。また、CPU基板回路の高集積化を通じ基板の層数増及び層間の微細整合を実現させると同時にセットスリム化を図るための薄型基板製造能力が求められます。

適用分野
PC, Server, TV, Set Top Box, Automotive, Game Console
Lineup FCBGA 2017~2020 PC(CPU), Automotive etc.
  2017 2018 2019 2020
PC(CPU) Fab : 14nm 14 10 7
Automotive(Infotainment)(AVN) Fab : 28nm 14 10 7
FCBGA Layer No 10Layer(4-2-4) 10Layer(4-2-4) 10Layer(4-2-4) 10Layer(4-2-4)
Land to Pad 14um 14um 14um 12.5um
Line/Space 8/8um 8/8um 8/8um 8/8um
* CPU 14㎚ : 8階、14.5um LtPからCPU 10㎚ : 10階、14um LtPへと基板製造の難易度が増加します。

Lineup

FCBには、Standard CoreとThin Core商品があります。
Mass Production Sample Available
Lineup FCB Core Thickness, Line Width/Space Bump Pitch(Mass Volume) etc.
Core Thickness (um) Line Width/Space
Bump Pitch
(Mass Volume)
 
4L 6L 8L 10L 12L 14L 16L
Standard Core 800 9 / 12 um
130 um
             
700              
400              
Thin Core 250 13 / 14 um
130 um
             
200              
100              

*um stands for ㎛

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